Diplomarbeit

Adreßbus

• Adress (A0 - A31): 32 Tri-State Adreßleitungen, welche die Adresse für einen Bustransfer bereitstellen. Sie ermöglichen die Adressierung von 4 Gigabyte.

Datenbus

• Data (D0 - D31): 32 Tri-State, bidirektionale Datenleitungen für die Kommunikation mit anderen Bausteinen.

Dynamische Bus Steuersignale

• Read/Write (R/Wn): Dieser Tri-State Ausgang bestimmt die Richtung eines Datentransfers. Ein "high" zeigt einen Lesezyklus von einem externen Baustein an. Ein "low" zeigt einen Schreibzyklus an.
• Adress Strobe (AS\): Dieser Tri-State Ausgang zeigt die Gültigkeit der Signale FC0 - FC2, A0 - A31, SIZE0 - SIZE1 und R/Wn an.
• Data Strobe (DS\): Während eines Lesezyklus gibt dieser Tri-State Ausgang einem externer Baustein die Freigabe für den Datenbus. Bei einem Schreibzyklus wird hiermit angezeigt, daß der Prozessor gültige Daten auf den Datenbus gelegt hat.
• Size (SIZE0\, SIZE1\): Diese Tri-State Ausgänge zeigen die Anzahl der Bytes an, die während eines Buszyklus übertragen werden.
• Data Strobe and Size Acknowledge (DSACK0\, DSACK1\): Diese Eingänge zeigen die Beendigung eines Datentransfers und die Portgröße von externen Bausteinen an. Während eines Lesezyklus werden, nach Eingang der DSACK-Signale, im Prozessor die Daten gelatcht und der Buszyklus beendet. Während eines Schreibzyklus wird nach Eingang der Signale der Buszyklus beendet.

Steuerung externer Elemente

• External Cycle Start (ECS\): Dieser Ausgang wird während des ersten halben Taktimpulses eines jeden Buszyklus gesetzt, um eine frühestmögliche Erkennung eines externen Buszyklus zu garantieren. Das Signal kann zusammen mit OCS\ z.B. für externes Cache, dynamische RAMs, usw. verwendet werden.
• Operand Cycle Start (OCS\): Dieser Ausgang hat dasselbe Timing wie ECS\, es wird jedoch nur während des ersten Buszzyklus eines Operanden Transfers gesetzt.
• Read-Modify-Write Cycle (RMC\): Dieser Tri-State Ausgang zeigt einen versteckt laufenden Read-Modify-Write Zyklus an.
• Data Buffer Enable (DBEN\): Dieser Tri-State Ausgang kann als Freigabe für externe Treiber verwendet werden, um Buskonflikte zu vermeiden.

Takt

• Clock (CLK): TTL-kompatibler Systemtakteingang für max. 16,7 MHz.

Abbruchsignale

• Bus Error (BERR\): Dieser Eingang zeigt dem Prozessor ein Problem mit einem Buszyklus an. Diese Probleme können z.B. sein:
  1. Ein nicht antwortender Baustein
  2. Eine fehlende Vektor Nummer
  3. Zugriff auf nicht existierende Speicherbereiche
  Das Bus Error Signal arbeitet mit dem HALT Signal zusammen um festzulegen, ob der laufende Buszyklus erneut gestartet oder abgebrochen werden soll.
• Halt (HALT\): Das Setzen dieses bidirektionalen, open-drain Signals beendet alle Busaktivitäten des Prozessors. Wenn der Prozessor mit Hilfe dieses Signals angehalten wird, werden alle Kontroll-Signale, R/Wn, FC0 - FC2 und SIZE0\ - SIZE1\, in ihren inaktiven Zustand versetzt. Außerdem wird der Adreßbus mit der Information des vorhergehenden Buszyklus belegt. Der Datenbus wird hochohmig geschaltet.
• Reset (RESET\): Dieses bidirektionale, "open-drain" Signal wird als Systemreset benutzt. Wenn der Prozessor dieses Signal erhält, duchläuft er die entsprechende Reset-Routine. Als Ausgang kann der Prozessor die externen Bausteine zurücksetzen, ohne selbst zurückgesetzt zu werden.

Interruptsteuerung

• Interrupt Priority Level (IPL0\, IPL1\, IPL2\): Diese Eingangssignale beeinhalten den kodierten Interruptlevel eines anfordernden Bausteins. Level 7 ist die höchste Priorität und kann nicht maskiert werden (NMI Non Maskable Interrupt). Level 0 zeigt an, daß keine Interruptanforderung besteht. Das niederwertige Bit ist IPL0\, das höchstwertige Bit ist IPL2\.
• Autovector (AVEC\): Dieser Eingang veranlaßt den Prozessor zur internen Generierung eines Interruptvektors während einer Interruptbestätigung.
• Interrupt Pending (IPEND\): Dieser Ausgang zeigt an, daß eine eingegangene Interruptanforderung höher ist als der momentane Wert der Interruptmaske im Statusregister, oder daß ein nicht maskierbarer Interrupt (NMI) eingegangen ist. Er kann als frühest mögliche Erkennung für eine Interruptbestätigung genutzt werden.

Cache Steuerung

• Cache Disable (CDIS\): Dieses dynamische Eingangssignal schaltet den auf dem Prozessor befindlichen Cache Speicher ab.

Funktionscode

• Funktion Code (FC0, FC1, FC2): Diese "Tri-State" Eingänge definieren den Prozessorstatus und den Adreßbereich des momentan laufenden Buszyklus.