Diplomarbeit

Liste aller Abbildungen:

• Bild 1  Foto der russischen Raumstation MIR
• Bild 2  Elektronik-Struktur der Systeme und ihrer Simulationseinrichtungen
• Bild 3  Die Simulationseinheit DGSE
• Bild 4  Lage und Belegung der Pfostenleisten Con 6-9, sowie der Jumper 1-4
• Bild 5  Der IBM AT-Bus
• Bild 6  Blockdiagramm Controllerkarte
• Bild 7  Blochschaltbild Controllerkarte
• Bild 8  MC68020 13 x 13 Pin-Grid-Array Gehäuse
• Bild 9  MC68020 Signaleinteilung
• Bild 10  MC68020 Datenbus-Struktur
• Bild 11  Nachbildung der Byte/Wort-Zugriffe
• Bild 12  MC68020 Lesezyklus Flußdiagramm
• Bild 13  MC68020 Schreibzyklus Flußdiagramm
• Bild 14  MC68020 Flußdiagramm Interrupt Anforderung und Bestätigung
• Bild 15  MC68020 Busvergabe Flußdiagramm
• Bild 16  MC68230 Blockschaltbild
• Bild 17  MC68230 Übertragungs-Modus 0
• Bild 18  MC68230 Übertragungs-Modus 1
• Bild 19  MC68230 Übertragungs-Modus 2
• Bild 20  MC68230 Übertragungs-Modus 3
• Bild 21  MC68230 Pinbelegung
• Bild 22  MC68681 Blockschaltbild
• Bild 23  MC68681 Pinbelegung
• Bild 24  Max 232 Blochschaltbild
• Bild 25  Ablaufplan zur GAL-Programmierung
• Bild 26  GAL 1 Pinbelegung
• Bild 27  GAL 2 Pinbelegung
• Bild 28  GAL 3 Pinbelegung
• Bild 29  GAL 4 Pinbelegung
• Bild 30  GAL 5 Pinbelegung
• Bild 31  Dual-Port RAM Blockdiagramm
• Bild 32  Dual-Port RAM Pinbelegung
• Bild 33  PC-Adreßdecodierung
• Bild 34  Erzeugung der verschiedenen Taktsignale
• Bild 35  Die Spannungsversorgung und ihre Jumperstellungen
• Bild 36  Schaltplan des BISU-P-CONTROLLERS 1/5
• Bild 37  Schaltplan des BISU-P-CONTROLLERS 2/5
• Bild 38  Schaltplan des BISU-P-CONTROLLERS 3/5
• Bild 39  Schaltplan des BISU-P-CONTROLLERS 4/5
• Bild 40  Schaltplan des BISU-P-CONTROLLERS 5/5
• Bild 41  Platinenlayout des BISU-P-CONTROLLERS Baugruppen
• Bild 42  Platinenlayout des BISU-P-CONTROLLERS Bauteilseite
• Bild 43  Platinenlayout des BISU-P-CONTROLLERS Signallage 2
• Bild 44  Platinenlayout des BISU-P-CONTROLLERS Versorgungslage VCC
• Bild 45  Platinenlayout des BISU-P-CONTROLLERS Versorgungslage GND (Vollschicht)
• Bild 46  Platinenlayout des BISU-P-CONTROLLERS Signallage 5
• Bild 47  Platinenlayout des BISU-P-CONTROLLERS Lötseite
• Bild 48  Platinenlayout des BISU-P-CONTROLLERS Bohrungen
• Bild 49  Platinenlayout des BISU-P-CONTROLLERS Lötstoppmaske (Bauteilseite)
• Bild 50  Platinenlayout des BISU-P-CONTROLLERS Lötstoppmaske (Lötseite)
• Bild 51  Blockschaltbild Interfacekarte
• Bild 52  BISU-P Signale
• Bild 53  Schaltplan des BISU-P-INTERFACES 1/2
• Bild 54  Schaltplan des BISU-P-INTERFACES 2/2
• Bild 55  Platinenlayout des BISU-P-INTERFACES Baugruppen
• Bild 56  Platinenlayout des BISU-P-INTERFACES Bauteilseite
• Bild 57  Platinenlayout des BISU-P-INTERFACES Lötseite
• Bild 58  Platinenlayout des BISU-P-INTERFACES Bohrungen
• Bild 59  Platinenlayout des BISU-P-INTERFACES Lötstoppmaske (Bauteilseite)
• Bild 60  Platinenlayout des BISU-P-INTERFACES Lötstoppmaske (Lötseite)
• Bild 61  Organisation der Speicherbänke auf der Erweiterungskarte
• Bild 62  Blockschaltbild Speicher
• Bild 63  Schaltplan des BISU-P-SPEICHERS 1/4
• Bild 64  Schaltplan des BISU-P-SPEICHERS 2/4
• Bild 65  Schaltplan des BISU-P-SPEICHERS 3/4
• Bild 66  Schaltplan des BISU-P-SPEICHERS 4/4
• Bild 67  Platinenlayout des BISU-P-SPEICHERS Baugruppen
• Bild 68  Platinenlayout des BISU-P-SPEICHERS Bauteilseite
• Bild 69  Platinenlayout des BISU-P-SPEICHERS Signallage 2
• Bild 70  Platinenlayout des BISU-P-SPEICHERS Versorgungslage GND (Vollschicht)
• Bild 71  Platinenlayout des BISU-P-SPEICHERS Signallage 3
• Bild 72  Platinenlayout des BISU-P-SPEICHERS Lötseite
• Bild 73  Platinenlayout des BISU-P-SPEICHERS Bohrungen
• Bild 74  Platinenlayout des BISU-P-SPEICHERS Lötstoppmaske (Bauteilseite)
• Bild 75  Platinenlayout des BISU-P-SPEICHERS Lötstoppmaske (Lötseite)

Liste aller Tabellen:

• Tabelle 1  MC68020 Pinbelegung
• Tabelle 2  Bedeutung der DSACK-Signale
• Tabelle 3  DSACKx\ Codierung durch GAL 3
• Tabelle 4  Decodierung der SIZE-Signale
• Tabelle 5  Decodierung des Adressen Offset
• Tabelle 6  Interrupt Level Codierung
• Tabelle 7  RAM-Bank Decodierung durch GAL 5
• Tabelle 8  Die Speicherbelegung
• Tabelle 9  Einstellungen PC-Adresse
• Tabelle 10  Interrupts und ihre Prioritäten durch GAL 1 codiert
• Tabelle 11  Erzeugung der Interrupt Acknowledge durch GAL 2
• Tabelle 12  Steckerbelegung CON2 (Speicherkarte)
• Tabelle 13  Steckerbelegung CON3 (Interfacekarte / Externer Port Teil 2)
• Tabelle 14  Steckerbelegung CON4 (Externer Port Teil 1)
• Tabelle 15  Steckerbelegung CON11 (Controllerkarte)
• Tabelle 16  Steckerbelegung CON12 BISU-P
• Tabelle 17  Steckerbelegung CON13 (Controllerkarte)