Diplomarbeit

Der 32 Bit Serien/Parallel-Wandler besteht aus 4 kaskadierten 8 Bit-Schieberegistern (IC21 - IC24) und einem Zähler (IC25).
Bei den Schieberegistern handelt es sich um 8 Bit-Schieberegister 74595 mit einem seriellen Eingang und sowohl parallelen gelatchten Ausgängen als auch einem seriellen Ausgang.
Der Zähler 74393 enthält zwei asynchrone 4 Bit-Zähler, die hier als Zähler mod 32 geschaltet sind.

Die mit der steigenden Flanke des Synchronisationssignals f_S einlaufenden seriellen Daten werden mit der fallenden Flanke des Signals f_S in das Schieberegister getaktet, wobei der Zähler um Eins erhöht wird.
Nach 32 Taktimpulsen ist das Schieberegister voll und der Zähler abgelaufen. Das hat zur Folge, daß der Zähler die im Schieberegister befindlichen Daten in die Latches taktet, das Schieberegister löscht, und sich selbst anschließend wieder zurücksetzt. Außerdem wird am Prozessor ein Interrupt ausgelöst, der diesen veranlaßt über den Portbaustein das statische, "low"-aktive Freigabesignals OE-SP\ zu senden und den S/P-Wandler zu adressieren, wodurch die Daten auf den Datenbus gelegt werden.
Der Prozessor hat nun genügend Zeit die Daten am Datenbus abzuholen, zu verarbeiten und auf der Speicherkarte abzuspeichern.

Der Zähler besitzt einen zusätzlichen Rücksetzeingang (Z-RESET) und kann hiermit jederzeit durch den Portbaustein MC68230 zurückgesetzt werden, was zu Beginn einer jeden Übertragung sinnvoll wäre. Das Signal Z-RESET ist "high"-aktiv, und muß während der Übertragung auf "low" gehalten werden.

Da das erste Datenbit erst mit dem achten Taktimpuls einläuft muß dafür gesorgt werden, daß der Serien/Parallel-Wandler erst ab dem achten f_S-Impuls gataktet wird. Zu diesem Zweck ist das Signal f_S auf den Portbaustein MC68230 geführt, der die eingehenden Taktimpulse zählen kann, und nach dem achten Impuls den S/P-Wandler durch das statische, "low"-aktive Signal SCK-EN\ (Shift Clock Enable) freigibt.